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VerilogHDL编译预处理

编译预处理语句 编译预处理是VerilogHDL编译系统的一个组成部分,指编译系统会指向有的特殊命令进行预处理,然后拿事先处理结果和源程序一起当拓展日常的编译处理。以”`” (反引号)开始的一些标识符是编译预处理语句。在Verilog HDL语言编译时,特定的编译指令在周编译过程遭到行之有效(编译过程只是超多独文件),直到遇见任何不同之编译程序指令。常用的编译预处理语句如下: (1)`define … 继续阅读VerilogHDL编译预处理