VerilogHDL编译预处理

生物科技 1

编译预处理语句

编译预处理是VerilogHDL编译系统的一个组成部分,指编译系统会指向有的特殊命令进行预处理,然后拿事先处理结果和源程序一起当拓展日常的编译处理。以”`”
(反引号)开始的一些标识符是编译预处理语句。在Verilog
HDL语言编译时,特定的编译指令在周编译过程遭到行之有效(编译过程只是超多独文件),直到遇见任何不同之编译程序指令。常用的编译预处理语句如下:

(1)`define,`undef

(2)`include

(3)`timescale

(4)`ifdef,`else.`endif

(5)`default_nettype;

(6)`resetall

(7)`unconnect_drive,`nounconnected-drive;

(8)`celldefine,`endcelldefine


宏定义

`define指令是一个宏定义命令,通过一个指定的标识符来代表一个字符串,可以多Veirlog
HDL代码的可读性和可维护性,找来参数或函数不科学或无同意的地方。

`define指令类似C语言中的#define指令,可以于模块的内部或外部定义,编译器在编译过程中遇该语句以拿宏文本替换为宏的讳。`define的宣示语法格式如下:
`define,<macro_name><Text>

于已声明的说话,在代码中的利用格式如下(不要漏掉宏前面的”`”):

`macro-name

例如:define  MAX-BUS-SIZE  32

Reg[`MAX-BUS-SIZE-1:0]AddReg;

一旦`define指令被编译,其当全方位编译过程被都使得。例如,通过外一个文书被的`define指令,MAX-BUS-SIZE能被多独文件使用。

`undef指令用于取消前面定义的庞。例如:

`undef  WORD16

Wire [`WORD:1]Bus;

`undef  WORD

宏定义指令的注意事项:

(1)    宏定义之号可以是大写,也可以是微写,但如果留意不要同变量名又。

(2)    和具有编译器伪指令一样,宏定义在跨单个文件边界时以有效(对工程的其余源文件),除非叫后面的`define、`undef或`resetall伪指令覆盖,否则`define不收场范围限制。

(3)    当用变量定义宏时,变量可以以宏正文中使用,并且在使用宏的下可以用实际的变量表达式代替。

(4)    通过用反斜杠”\”转义中间换行符,宏定义可以超越几乎执行,新的执行是宏正文的一样有的。

(5)    宏定义行末不待加上分号表示了。

(6)    宏正文不克分别之言语符号包括注释、数字、字符串、保留的要字、运算符。

(7)    编译器伪指令不同意作为特大的名字。

(8)    宏定义着之文书也可是一个表达式,并不仅用于变量名称的更迭。


define和parameter

`define和parameter是有分别的。`define和parameter都好用来完成文本替换,但那存在本质上的不比,前者是编译之前即先行处理,而后人是当例行编译过程被成就替换的。此外,`define和parameter存在下列两点不同之处:
   
(1)作用域不同。Parameter作用于声明的不行文件;`define从编译器读到就漫漫指令开始至编译结束还有效,除非遇到`undef命令使之失效,可以应用叫一切工程。如果如让parameter作用于所有项目,可以将宣示语句写于独立文件中,并就此)`include让每个文件还饱含声明文件。

`define可以描绘在代码的别样岗位,而Parameter则须于使之前定义。通常编译器都可以定义编译顺序,或者从太底部模块开始编译,因此写以无比底部就好了。
   
(2)传递功能不同。Parameter可以作为模块例化时之参数传递,实现参数化调用;`define语句则没是作用。`define语句可以定义表达式,而Parameter只能定义变量。

生物科技 2


 版权所有权归卿萃科技 杭州FPGA事业部,转载请注明出处
 

 作者:杭州卿萃科技ALIFPGA 

 原文地址:杭州卿萃科技FPGA极客空间生物科技
微信公众号


  

 
  生物科技 3

**

**


 

相关文章